SystemVerilog中

• always_ff表示对时序逻辑进行建模，相比Verilog中的always更加明确，块中的赋值语句必须采用非阻塞赋值，即“<=”。这样最终才能通过EDA工具综合生成触发器。
• always_comb
• …

See also

https://blog.csdn.net/chenxy_bwave/article/details/119728967